Altera
今天每一个工程人员都把精力放在效能上面,即用最少的资源做最多的事情。Altera的PLD开发软件平台工具Quartus II 能帮助工程人员提高效能,它是如何实现的呢?概括起来说就是 Quartus II的T.I.P.S.
• T代表Timequest, ——新一代ASIC功能时序分析仪,支持业界标准Synopsys设计约束(SDC)时序分析方法。
• I代表增量式编译(Incremental Compilation)支持自下而上的设计流程,可以分别建立和优化设计模块。系统体系结构可以逐步集成经过优化的设计模块,在整个集成过程中,保持设计模块的性能不变。
• P 代表PowerPlay功耗分析和优化技术:它能够对功耗进行自动优化,从设计概念形成到实施阶段,帮助您提高功耗管理的效率。
• S 代表SOPC Builder,它避免了繁杂而又容易出错的系统集成任务,帮助您迅速建立系统。
T: TimeQuest
TimeQuest时序分析仪应用于标准FPGA时序验证
新的、使用方便的TimeQuest时序分析器提供完整的GUI环境,建立约束和时序报告,并提供ASIC功能特性,自然地支持Synopsys设计约束(SDC)格式,以及全脚本功能。TimeQuest时序分析器是 65nm 器件和未来工艺技术的默认时序分析器。 Altera 的 Quartus® II 软件针对 65nm 和以前的设计继续提供标准时序分析器。
谁应该使用TimeQuest时序分析器
Altera建议在180nm、90nm和65nm工艺节点上所有新的Altera® 设计都使用 TimeQuest 时序分析器。此外,还建议所有移植到65nm器件上的设计都使用TimeQuest时序分析器。
注意: 移植到65nm器件上包括存储器接口 (DDR、DDR II等)的设计应使用TimeQuest时序分析器,而不要使用标准时序分析器。
和标准时序分析器相比,为什么要使用 TimeQuest 时序分析器
从基本的时序分析要求到高级时序分析要求,与标准时序分析器相比,TimeQuest时序分析器都有明显的优势。
• 基本时序分析要求—— TimeQuest 时序分析器提供使用方便的GUI,建立约束,查看时序报告。使用 TimeQuest 时序分析器,它提供和标准时序分析器相同的流程 ( 包括默认的时钟约束和 fMAX 报告 ) ,您不必再学习SDC或者其他的约束格式。而且,与标准时序分析器相比, TimeQuest 时序分析器提供更多的约束对话框,加速建立约束。
• 中间时序分析要求—— TimeQuest 时序分析器能够自然地支持 SDC 格式。 TimeQuest 时序分析器简化了 SDC 的学习过程,提供按需的交互式报告功能。 与 标准时序分析器相比, TimeQuest 时序分析器能够建立更精确的时序行为模型 ( 例如,上升 / 下降时序模型 ) 。 Hardcopy II 和 65nm 器件系列的性能可以提高 3-5 %。
• 高级时序要求—— TimeQuest 时序分析器提供全脚本功能,建立约束,生成报告,管理时序分析流程。 TimeQuest 时序分析器支持高级 (though- 支持 ) 报告,并且能够建立定制报告。 TimeQuest 时序分析器简化了对源同步接口 (DDR 、 DDR2) 的约束。而且, TimeQuest 对 SDC 的自然支持还能够轻松实现 ASIC 原型开发,或者移植为 Hardcopy 结构化 ASIC 。
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I: Incremental Compilation (增量式编译)
Quartus II 编译增强特性
高密度 FPGA 设计的性能和效能达到最佳
Quartus® II 软件首次实现了 FPGA 业界的渐进式编译功能,支持自上而下和自下而上基于团队的设计,缩短了设计迭代的编译时间,同时保持性能不变,使 Quartus II 软件成为高密度 FPGA 设计中效率最高的软件。使用 Quartus II 软件来进行高密度 FPGA 设计,您可以迅速完成设计。
在系统集成过程中,保持设计模块的性能不变
Quartus II 渐进式设计在功能上的改进包括了基于团队的工程管理流程,大大提高了团队设计的效率。系统规划人员可以首先采用自上而下的方法定义一个工程。在新的工程管理器界面中 ( 参见图 1) ,您可以生成所有的自下而上的设计分区工程,让每个工程师独立地进行开发和优化,然后将结果集成到整个设计中。在系统集成阶段,系统规划人员还可以对准备好的优化设计模块逐步进行集成,同时保持设计模块的性能不变。
图 1. 工程管理器 GUI
每天进行更多的迭代,实现最大效能
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